2603.11946v1 Mar 12, 2026 cs.LG

보로노이 테셀레이션을 이용한 기하학적 정보를 고려한 확률 회로

Geometry-Aware Probabilistic Circuits via Voronoi Tessellations

S. Natarajan
S. Natarajan
Citations: 877
h-index: 13
Sahil Sidheekh
Sahil Sidheekh
Citations: 101
h-index: 4

확률 회로(Probabilistic Circuits, PCs)는 정확하고 효율적인 추론을 가능하게 하지만, 데이터에 독립적인 혼합 가중치를 사용하여 데이터 매니폴드의 지역적인 기하학적 구조를 반영하는 데 한계가 있습니다. 본 연구에서는 보로노이 테셀레이션(Voronoi Tessellations, VT)을 PC의 합 노드에 기하학적 구조를 직접 통합하는 자연스러운 방법으로 제안합니다. 그러나 이러한 구조를 단순히 도입하면 추론의 효율성이 저하됩니다. 우리는 이러한 비호환성을 공식화하고, 다음과 같은 상호 보완적인 두 가지 해결책을 제시합니다. (1) 추론에 대한 보장된 하한 및 상한을 제공하는 근사 추론 프레임워크, 그리고 (2) 정확하고 효율적인 추론이 가능한 VT의 구조적 조건. 마지막으로, VT에 대한 미분 가능한 이완을 도입하여 그래디언트 기반 학습을 가능하게 하고, 표준 밀도 추정 작업에서 제안된 접근 방식의 성능을 실험적으로 검증했습니다.

Original Abstract

Probabilistic circuits (PCs) enable exact and tractable inference but employ data independent mixture weights that limit their ability to capture local geometry of the data manifold. We propose Voronoi tessellations (VT) as a natural way to incorporate geometric structure directly into the sum nodes of a PC. However, naïvely introducing such structure breaks tractability. We formalize this incompatibility and develop two complementary solutions: (1) an approximate inference framework that provides guaranteed lower and upper bounds for inference, and (2) a structural condition for VT under which exact tractable inference is recovered. Finally, we introduce a differentiable relaxation for VT that enables gradient-based learning and empirically validate the resulting approach on standard density estimation tasks.

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