DNN 가속기의 링크 전력 감소를 위한 '1' 비트 카운트 기반 정렬 유닛

'1'-bit Count-based Sorting Unit to Reduce Link Power in DNN Accelerators

심층 신경망(DNN) 가속기에서 인터커넥트 전력 소비는 여전히 병목 현상으로 남아 있다. '1' 비트 수를 기준으로 데이터를 정렬하면 스위칭 활동을 줄여 이를 완화할 수 있지만, 실용적인 하드웨어 정렬 구현에 대한 연구는 아직 부족한 실정이다. 본 연구는 합성곱 신경망(CNN)에 최적화된 무비교(comparison-free) 정렬 유닛의 하드웨어 구현을 제안한다. 근사 컴퓨팅을 활용하여 파퓰레이션 카운트(population counts)를 굵은 단위(coarse-grained)의 버킷으로 그룹화함으로써, 데이터 재정렬에 따른 링크 전력 절감 효과는 유지하면서 하드웨어 면적을 줄이는 설계를 달성했다. 제안하는 근사 정렬 유닛은 정밀 구현의 20.42% BT(Bit Transition) 감소율과 비교하여 19.50%의 감소율을 유지하면서 최대 35.4%의 면적 감소를 달성한다.

Interconnect power consumption remains a bottleneck in Deep Neural Network (DNN) accelerators. While ordering data based on '1'-bit counts can mitigate this via reduced switching activity, practical hardware sorting implementations remain underexplored. This work proposes the hardware implementation of a comparison-free sorting unit optimized for Convolutional Neural Networks (CNN). By leveraging approximate computing to group population counts into coarse-grained buckets, our design achieves hardware area reductions while preserving the link power benefits of data reordering. Our approximate sorting unit achieves up to 35.4% area reduction while maintaining 19.50\% BT reduction compared to 20.42% of precise implementation.