KCLNet: 아날로그 회로를 위한 전기적 등가성 기반 그래프 표현 학습

KCLNet: Electrically Equivalence-Oriented Graph Representation Learning for Analog Circuits

디지털 회로 표현 학습은 전자 설계 자동화 분야에서 괄목할 만한 발전을 이루었으며, 테스트 가능성 분석 및 논리 추론과 같은 중요한 작업을 효과적으로 지원합니다. 그러나 디지털 회로의 이산적인 상태와 달리 아날로그 회로는 연속적인 전기적 특성을 가지고 있기 때문에 아날로그 회로를 위한 표현 학습은 여전히 어려운 과제입니다. 본 논문에서는 직접 전류(DC) 기반의 전기적 등가성을 고려한 아날로그 표현 학습 프레임워크인 **KCLNet**을 제시합니다. KCLNet은 전기적으로 시뮬레이션된 메시지 전달을 사용하는 비동기 그래프 신경망 구조와, 키르히호프 전류 법칙(KCL)에서 영감을 받은 표현 학습 방법을 포함합니다. 이 방법은 각 깊이에서 나가는 전류 임베딩과 들어오는 전류 임베딩의 합이 동일하도록 하여 회로 임베딩 공간의 일관성을 유지함으로써 회로 임베딩의 일반화 능력을 크게 향상시킵니다. KCLNet은 전기적 제약을 유지하면서 아날로그 회로 표현 학습을 위한 새롭고 효과적인 솔루션을 제공합니다. 실험 결과는 제안하는 방법이 아날로그 회로 분류, 부분 회로 탐지 및 회로 편집 거리 예측과 같은 다양한 후속 작업에서 상당한 성능을 달성함을 보여줍니다.

Digital circuits representation learning has made remarkable progress in the electronic design automation domain, effectively supporting critical tasks such as testability analysis and logic reasoning. However, representation learning for analog circuits remains challenging due to their continuous electrical characteristics compared to the discrete states of digital circuits. This paper presents a direct current (DC) electrically equivalent-oriented analog representation learning framework, named \textbf{KCLNet}. It comprises an asynchronous graph neural network structure with electrically-simulated message passing and a representation learning method inspired by Kirchhoff's Current Law (KCL). This method maintains the orderliness of the circuit embedding space by enforcing the equality of the sum of outgoing and incoming current embeddings at each depth, which significantly enhances the generalization ability of circuit embeddings. KCLNet offers a novel and effective solution for analog circuit representation learning with electrical constraints preserved. Experimental results demonstrate that our method achieves significant performance in a variety of downstream tasks, e.g., analog circuit classification, subcircuit detection, and circuit edit distance prediction.