선형 감쇠 스파이킹 뉴럴 네트워크를 위한 SRAM 기반 컴퓨트-인-메모리 가속기

SRAM-Based Compute-in-Memory Accelerator for Linear-decay Spiking Neural Networks

스파이킹 뉴럴 네트워크(SNN)는 생물학적 영감을 받은 기존 딥 네트워크의 대안으로, 이벤트 기반 및 에너지 효율적인 연산을 제공합니다. 그러나 뉴런 막 상태의 직렬 업데이트로 인해 처리량이 제한됩니다. 많은 하드웨어 가속기와 컴퓨트-인-메모리(CIM) 아키텍처가 시냅스 연산(W x I)을 효율적으로 병렬화하여 행렬-벡터 곱셈에 대해 O(1)의 복잡도를 달성하지만, 후속 상태 업데이트 단계는 여전히 모든 뉴런 막 전위를 갱신하는 데 O(N)의 시간이 필요합니다. 이러한 불일치는 SNN 추론에서 상태 업데이트가 지연 시간 및 에너지 병목 현상의 주요 원인이 됩니다. 이 문제를 해결하기 위해, 본 논문에서는 선형 감쇠 누출 통합-방화(LD-LIF) 뉴런을 사용하는 SNN을 위한 SRAM 기반 CIM을 제안하며, 알고리즘과 하드웨어를 공동 최적화합니다. 알고리즘 수준에서, 기존의 지수 막 감쇠를 단순한 덧셈으로 대체하는 선형 감쇠 근사 방식을 사용하여, 정확도가 약 1% 감소하는 대신 비용이 많이 드는 곱셈을 줄입니다. 아키텍처 수준에서, SRAM 배열 내에서 직접 감쇠를 수행하는 메모리 내 병렬 업데이트 방식을 도입하여, 글로벌 순차 업데이트의 필요성을 없앱니다. 벤치마크 SNN 워크로드에서 제안된 방법은 SOP 에너지 소비를 1.1배에서 16.7배 줄이고, 에너지 효율을 15.9배에서 69배 향상시키는 동시에 원래 감쇠 모델에 비해 무시할 만한 정확도 손실을 보입니다. 본 연구는 (W x I) 연산을 가속하는 것 외에도, CIM 아키텍처 내에서 상태 업데이트 동역학을 최적화하는 것이 확장 가능하고 저전력이며 실시간 뉴로모픽 처리에 필수적임을 보여줍니다.

Spiking Neural Networks (SNNs) have emerged as a biologically inspired alternative to conventional deep networks, offering event-driven and energy-efficient computation. However, their throughput remains constrained by the serial update of neuron membrane states. While many hardware accelerators and Compute-in-Memory (CIM) architectures efficiently parallelize the synaptic operation (W x I) achieving O(1) complexity for matrix-vector multiplication, the subsequent state update step still requires O(N) time to refresh all neuron membrane potentials. This mismatch makes state update the dominant latency and energy bottleneck in SNN inference. To address this challenge, we propose an SRAM-based CIM for SNN with Linear Decay Leaky Integrate-and-Fire (LD-LIF) Neuron that co-optimizes algorithm and hardware. At the algorithmic level, we replace the conventional exponential membrane decay with a linear decay approximation, converting costly multiplications into simple additions while accuracy drops only around 1%. At the architectural level, we introduce an in-memory parallel update scheme that performs in-place decay directly within the SRAM array, eliminating the need for global sequential updates. Evaluated on benchmark SNN workloads, the proposed method achieves a 1.1 x to 16.7 x reduction of SOP energy consumption, while providing 15.9 x to 69 x more energy efficiency, with negligible accuracy loss relative to original decay models. This work highlights that beyond accelerating the (W x I) computation, optimizing state-update dynamics within CIM architectures is essential for scalable, low-power, and real-time neuromorphic processing.